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STAGE-Vérification d'IPs digitales pour cible ASIC/SoC/FPGA F/H
Elsys Design —Valbonne (06)
- Master
- C++
- Niveau Bac +2
Site Reliability Engineer (expérimenté, CDI)
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- Temps plein
- Azure
- DevOps
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[Permanent position] Senior verification engineer / team lead
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STAGE-Vérification d'IPs digitales pour cible ASIC/SoC/FPGA F/H

Elsys Design -
Valbonne (06)

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Détails de l'emploi

Courte durée jusqu'à 6 mois | Stage

Avantages

Titre restaurant
Comité d’entreprise (CE)

Qualifications

Master
Verilog
C++
C
SystemVerilog
Niveau Bac +2
Python

Description complète du poste

Pour faire face au défi que constitue la vérification d’ASIC/SoC toujours plus complexes, l’industrie du semi-conducteur converge vers l’adoption universelle d’une méthodologie de vérification baptisée UVM. Cette méthodologie favorise la modularité, la réutilisabilité et l’extensibilité. Elle se base sur des techniques résumées sous les termes de « programmation orientée objet », « Self-Checking Verification Environment », « Constraint Random Tests» et « Coverage/Metric Driven Verification ». Il est intéressant de comparer cette méthodologie à des nouvelles, basées sur du python.

Lors du stage, les principales missions seront donc les suivantes :

Etudier et comprendre le langage SystemVerilog et la méthodologie UVM

Mise en place de l'environnement de simulation permettant de se connecter au Design Under Test via des interfaces.

Mise en place du modèle de vérification du DUT.

Mise en place de tests aléatoires contraints et du modèle de couvertures du DUT. (functional coverage / code coverage)

La vérification a l'avantage d'associer les domaines du développement software et hardware.

En plus d'acquérir une bonne maîtrise de la programmation objet basée sur la bibliothèque UVM, ce stage permettra de développer une vision globale de la réalisation d'un système hardware et en particulier une bonne connaissance des erreurs classiques en design.

L'agence de rattachement de cette offre se situe à Nice Sophia-Antipolis. Profil Recherché

Tu rentres en dernière année de cycle ingénieur en électronique avec option Micro-Electronique, et tu as déjà des connaissances acquises en cours ou en TP sur les langages VHDL / Verilog / SystemVerilog, C/C++.

Tu as aussi des bases solides en simulations / testbench au niveau IP et/ou Top Level.

Dynamique, passionné(e) et motivé(e), tu es en quête de défis techniques.

Le stage se déroulera dans nos locaux de Sophia Antipolis pour une durée minimale de 6 mois. Avantages Salariaux

Titre restaurant presque intégralement pris en charge

Accès aux activités sociales et culturelles du CSE
Prime Transport de 200 € net par an. Qui sommes-nous

ELSYS Design est une société d’ingénierie spécialisée dans la conception de systèmes électroniques embarqués.
Nous accompagnons nos clients issus de secteurs variés (énergie, semiconducteur, défense, spatial, transport, etc.) dans 4 domaines principaux : la microélectronique ( FPGA , ASIC , SoC ), la carte , le logiciel embarqué et l’ ingénierie système .
Chez ELSYS Design, nous sommes tous ingénieurs , votre manager sera donc lui aussi issu de la technique. Il veillera à vous proposer des projets pertinents qui vous permettront de vous constituer une expérience riche, bâtie sur un socle de compétences recherchées .
Vous aimez relever des défis techniques ? Vous avez envie d’évoluer dans une ambiance humaine, bienveillante et responsabilisante ? D’intégrer une structure familiale, présentant les avantages d’un grand groupe ?
Alors, n’hésitez plus : postulez et rencontrons-nous !

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